【产业信息速递】全球首个UCIe Phy发布，使用3nm工艺

（信息来源：hpcwire）

日前，Alphawave Semi 宣布，其High Bandwidth Memory 3 (HBM3) PHY 和Universal Chiplet Interconnect Express (UCIe) PHY IP 在台积电最先进的 3nm工艺上两次成功流片，为新一代铺平了道路支持小芯片的硅平台，专为超大规模企业和数据基础设施客户量身定制。

值得注意的是，Alphawave Semi 是第一家推出 UCIe PHY IP 的公司，支持每通道 24Gbps 的更快die-to-die 数据速率，在芯片一毫米的狭小空间内提供每秒 7.9 太比特的令人印象深刻的带宽。

台积电 3nm 工艺技术对于创建先进芯片至关重要，这些芯片可以有效处理人工智能生成的指数级激增的数据，满足对更多计算、内存带宽、I/O 速度和能源效率的需求。Alphawave Semi 的 3nm 小芯片定制芯片平台基于灵活且可定制的连接 IP 构建。客户可以受益于 Alphawave Semi 的应用优化 IP 子系统以及TSMC 3DFabric生态系统的经验，将 CXL、UCIe、HBMx 和以太网等高级接口集成到定制芯片和小芯片上。

UCIe：迈向通用小芯片生态系统

与传统单片设计相比，小芯片具有众多优势，包括更高的灵活性、可扩展性、功效和成本效益，因此有望在高性能数据中心人工智能半导体领域占据主导地位。利用多芯片封装的进步，系统设计人员可以在不同的工艺节点中混合和匹配预构建或定制的计算、内存和 IO 小芯片，创建完整的系统级封装 (SIP)，为 SiP 铺平道路成为未来的系统主板。

Alphawave Semi UCIe PHY IP 是一款极其节能、低延迟且高度可靠的接口 IP，旨在以每线 24Gbps 的最高速度连接同一封装中的小芯片硅芯片，同时每比特消耗的功率不到 0.3 皮焦耳。UCIe PHY 可与Alphawave Semi 的 PCIe、CXL 和流控制器配对，以支持完整的 UCIe 协议栈。PHY 可配置为支持先进封装，例如 TSMC 的晶圆基板上芯片 (CoWoS) 和集成扇出 (InFO)，可最大限度地提高信号密度，以及有机基板，以提供更具成本效益的解决方案。

美光计算产品事业部副总裁兼总经理 Praveen Vaidyanathan 表示：“生成式 AI 正在推动数据中心的性能要求，推动对 HBM3 等先进内存解决方案的需求，以提供极高的带宽并提高能效。采用台积电最先进的3nm 工艺的 Alphawave Semi 的 HBM3 解决方案的流片是一个令人兴奋的新里程碑。它允许云服务提供商利用 Alphawave Semi 的 HBM3 IP 子系统和定制芯片功能来加速下一代数据中心基础设施中的人工智能工作负载。”

UCIe 联盟主席 Debendra Das Sharma 博士表示：“我们很高兴看到Alphawave Semi 采用 3nm 工艺流片24Gbps/通道 UCIe IP。这一里程碑展示了 UCIe如何通过领先的小芯片连接来帮助推动创新，我们欢迎 Alphawave Semi 致力于提供支持开放小芯片生态系统开发的 IP。”

“凭借我们对垂直集成半导体的关注，我们很高兴能够为超大规模和数据基础设施客户提供全面的3nm 小芯片连接平台，以跟上生成式 AI 等数据密集型应用的增长步伐。” -Alphawave Semi 首席执行官兼联合创始人 Tony Pialis 说道。“我们最新的 3nm 流片证明了Alphawave Semi 致力于连接技术领先地位以及我们在培育开放式小芯片生态系统方面的合作努力。”

与此同时，Alphawave Semi还带来了全新的 HBM3 PHY IP。据介绍，该IP面向高达 8.6Gbps 和 16 通道的领先高性能存储器接口，以极低的功耗运行。客户正在部署 Alphawave Semi 的完整 HBM 子系统解决方案，该解决方案将 HBM PHY 与符合 JEDEC 标准、高度可配置的多功能 HBM 控制器集成在一起，该控制器可以进行微调，以最大限度地提高特定于应用程序的 AI和高性能计算工作负载的效率。

“我们很高兴地宣布，我们的 HBM3 IP 和业界首个适用于台积电 3nm 技术的 24GT/s UCIe IP 已同时流片，它们是我们 I/O 小芯片产品组合的关键推动因素，”定制芯片高级副总裁兼总经理 Mohit Gupta 说道和IP，Alphawave Semi。“我们的顶级超大规模和数据中心基础设施客户现在可以将高性能 3nm 定制 SoC 与Alphawave Semi 的 IO 连接芯片组合并匹配，为他们的人工智能系统提供新水平的灵活性和可扩展性。”