【产业信息速递】3D DRAM，技术瓶颈何解？

（信息来源：网络）

需要一种新方法将存储单元垂直堆叠在一起。

动态随机存取存储器 (DRAM) 是一种集成电路，目前广泛应用于需要低成本和高容量内存的数字电子设备，如现代计算机、显卡、便携式设备和游戏机。

技术进步驱动了DRAM的微缩，随着技术在节点间迭代，芯片整体面积不断缩小。DRAM也紧随NAND的步伐，向三维发展，以提高单位面积的存储单元数量。

这一趋势有利于整个行业的发展，因为它能推动存储器技术的突破，而且每平方微米存储单元数量的增加意味着生产成本的降低。

DRAM技术的不断微缩正推动向使用水平电容器堆叠的三维器件结构的发展。

行业由2D DRAM发展到3D DRAM预计需要多长时间？以目前的技术能力来看，需要5到8年。与半导体行业的许多进步一样，下一阶段始于计划。或者说，在DRAM领域，下一阶段始于架构。

Lam Research最近发布了一份关于DRAM产品如何发展的建议，未来可能属于3D DRAM，将引入堆叠结构。据称，大概还需要5到8年的时间，才能设计出可制造的3D DRAM设备，从2D DRAM扩展结束到3D DRAM扩展开始之间可能有3年的时间差。

随着技术世界对每一代新制造节点都渴望更多、性能更好的 RAM，DRAM 芯片需要追随 3D NAND 并走向垂直化。Lam Research 正在提出一些新颖的方法来实现这一至关重要但非常复杂（而且可能昂贵）的目标。

Lam Research的使命是激发半导体突破，从而“定义下一代”技术世界。Lam 正在考虑的突破之一是 3D 或垂直堆叠 DRAM 内存芯片，该公司估计“根据当前的技术能力”，这种芯片将在五到八年后从传统的 2D 芯片演变而来。

Lam最近表示，该行业需要一项计划来缓解这一关键的演变步骤。为了尝试想象 DRAM 技术的“未经测试的未来”，该公司使用了 SEMulator3D 软件，该软件通常用于通过模仿晶圆制造来“虚拟制造”半导体器件。重点是解决缩放和层堆叠挑战、电容器和晶体管缩小、单元间连接和过孔阵列（例如台积电的 TSV [硅通孔]）等多个问题。

SEMulator3D 设计流程涉及传统 DRAM 结构的三个主要组件，据 Lam 介绍，其中包括一条位线，用于承载要注入晶体管的电流。晶体管用作栅极，以保持（打开）或停止（关闭）器件内的电流。最后，电容器以位形式（0或1）存储上述电流。

Lam尝试了一些“技巧”，通过稍微调整这三个主要组件来创建一种新的垂直DRAM架构。该公司的工程师试图将位线移到晶体管的另一侧，这为更多晶体管连接到位线本身提供了空间，同时提高了芯片密度。

他们还使用了新颖、最先进的制造技术，例如环栅晶体管设计。最后，Lam研究人员通过将晶体管放置在所述触点的两侧，增加了每个位线触点的晶体管/电容器的数量。由此产生的“重新配置”纳米片可以虚拟地堆叠在类似3D的DRAM结构中。

Lam 的虚拟 3D DRAM 的第一代产品包括 28 层存储单元，它需要比目前使用的制造工艺提前两个节点的制造工艺。堆叠的存储单元可以通过芯片通孔阵列连接，NAND闪存芯片已经做到了这一点。

NEO Semiconductor 最近提出了一种类似 NAND 的替代方法来制造 3D DRAM 芯片，该公司将其3D X-DRAM发明描述为一种廉价且可扩展的解决方案。

未来趋势

3D DRAM技术有望成为推动DRAM微缩的关键因素。单位存储单元面积和电容器尺寸（长度）之间的适当平衡需要通过各种工艺/设计优化来确定，就如上述的这些方案。

通过虚拟加工新架构设计的原型，测试不同存储密度下的不同DRAM设计方案，并为可以帮助制造未经测试器件技术的单位工艺提升规格要求，SEMulator3D可以在制造中发挥重要作用。

这项研究是未来技术评估的起点，有助于确定详细的工艺和设备规格要求、可制造性和良率分析，并因此助力工艺可用性和变异性、技术性能以及面积和成本方面的分析。