【产业信息速递】异构集成创造新的接口IP机会

（信息来源：semiengineering）

新的封装技术正在为IP催生新的市场，但目前还不清楚将创建多少接口标准，以及需要支持多少接口标准。

长期以来，设计IP市场一直以不断变化和演变着称，但异构集成和小芯片的行业趋势正在创造一些新的挑战和机遇。想要在这一领域提出主张的公司必须灵活，因为将引入许多潜在标准，并且随着行业探索各种形式的集成所需的内容，它们可能会迅速改变。

市场有两大类，每一类都有非常不同的要求。首先是SoC的分解，主要是因为它已经超过了标线限制，或者希望利用多种制造技术。第二个是能够集成在一般市场上购买并集成在封装内的小芯片的潜力，而不是将这些功能集成在板上。

SoC 分解

虽然摩尔定律在技术意义上继续存在，但它的经济方面已经开始减弱。这正在引领行业探索其他可能性，包括在多个裸片上扩展功能，然后在封装上集成这些功能。

这可能会为 AI 加速器带来更具可扩展性的架构，其中处理阵列不再受限于标线的大小。“为什么要拆分 SoC？” Synopsys产品营销总监 Mick Posner 问道。“这可能是因为你刚刚达到了裸片可以变大的理论极限。您可能想要扩展一个处理器单元、一个 AI 单元。您可能希望将更成熟的技术用于部分设计而不是其他设计。所有这些可能性正在产生一系列全新的知识产权机会。从根本上说，那里有一个额外的接口，只是为了连接它们。”

这些接口将影响功率和性能。“异构集成允许公司集成多个光罩尺寸的设备，但如果您可以在单个芯片内实现，您肯定会获得最高性能和最低功耗，”西门子 EDA高级封装解决方案总监 Tony Mastroianni 说。“但你只能走这么远。一旦你达到标线大小，你就达到了。如果您查看 AI 处理器，它们通常通过在板上连接多个芯片来扩展。这些电路板连接需要长距离SerDes. 一种有趣的架构是有tiles。它们可能是分划板大小，您可以不在板上构建这些阵列，而是在大型中介层（有机或硅）上构建这些阵列。一些有机中介层技术允许更高水平的集成。”

虽然现在这些tiles可能安装在中介层上，但它们将来可能是 3D tiles。“广泛的异构集成生态系统将使摩尔定律重回正轨，同时提高灵活性和产量，” Fraunhofer IIS自适应系统工程部高级混合信号自动化组经理Benjamin Prautsch 说。“从这个意义上说，IP优化和定制并不一定相互矛盾。但重点将更多地转移到封装设计层面，以及接口的标准化。后者可能需要在明确定义的范围内具有灵活性，这将推动新的 EDA 方法，尤其是程序生成器方法，以便快速开发接口 IP。”

虽然一些接口标准正在出现，但很明显还需要更多标准。“许多小芯片标准、通信协议和围绕它的IP，例如 UCIe，都是为了同质、高带宽速度和从芯片到芯片(D2D) 通信的馈送，”负责技术营销的 Aakash Jani 说和Movellus的品牌增长. “随着时间的推移，我们将开始看到更多异构设计。并非所有内核都需要从芯片到芯片的高带宽通信。有些可能只需要较低的带宽。我们还必须注意这些通信协议中的开销，因为造成面积和功率开销的最大贡献者之一是时钟转发协议。随着 IP 公司开始走这条路，我们需要开始消除这些障碍，让 D2D 通信更节能、更节省面积。然后我们可以开始支持这些低带宽、低功耗、异构的小芯片通信协议。”

虽然在板级连接组件的方式数量有限，但这些限制已经在 SoC 世界中消除。“在任何给定的 SoC 上，甚至在具有多个裸片的异构计算之前，甚至对于普通的单片芯片，客户通常都会执行许多互连实例，” Arteris IP首席营销官 Michal Siwinski 说。“过去的概念是 1 个芯片，1 个互连。情况不再如此。即使在划分为多个小芯片之前，平均而言，SoC 的互连数量也介于 5 到 7 个之间。有些芯片可能有 20 或 30 个互连。因此，任何芯片上都有很多连接性。使用小芯片的异构计算和 D2D 连接基本上增加了额外的连接层。”

小芯片集成

小芯片是一种预先设计、预先制造的裸芯片，可以集成到封装中。Arm产品管理高级总监 Jeff Defilippi 表示：“小芯片已经在许多不同的应用程序中出现多年，但我们正处于一个转折点。”基础设施业务线。“小芯片可以通过扩展超出标线限制来提高性能，同时仍然提供管理硅成本的能力。摩尔定律的放缓已经在业界讨论了一段时间。虽然先进的节点（5nm 及以下）为逻辑提供了优势，但片上系统 (SoC) 的 I/O 和内存组件的扩展速度已显着放缓，这意味着成本更高而收益更少。整个行业在创新和标准化方面持续投资，这将有助于提高性能、降低成本并扩大采用率。在 Arm，我们希望看到一系列定制和标准实现，我们期待着使用小芯片技术创造出哪些新的性能点和独特的 SoC。”

这就是分歧开始的地方。SoC 能否负担得起固定功能部件的奢华？“当你有预制的小芯片时，你会被锁定在这些设计规范中，灵活性会降低，”Movellus 的 Jani 说。“您还被迫使用重型接口。垂直整合的公司可能会发现使用简单的 D2D 通信协议会更容易、更节能、更节省面积，从而消除大量开销。UCIe 的整个想法是为将要采购这些预制部件的公司创建这种标准化，然后将其发送到包装厂进行组装。”

但它们确实提供了其他形式的灵活性和效率。Mixel创始人兼首席执行官 Ashraf Takla 表示：“随着小芯片模型被广泛采用且价格更加低廉，它将重振 IP 业务。” “小芯片让我们可以更自由地为我们的 IP 选择最佳工艺，而不必将我们的 IP 移植到最适合我们客户 IC 的特定工艺技术。如果单一的小芯片标准成为明显的赢家，一些 IP 将成熟，可以作为小芯片进行产品化。其中包括桥接小芯片。”

目前尚不清楚该平衡点将在哪里。Synopsys 的 Posner 说：“拥有一个小芯片市场的梦想很有吸引力，客户会进来并找到一块准备就绪的硅片。” “它已经过硅验证。这是一个众所周知的好死。然后，所需要的只是打包不同的块。致命弱点是小芯片是硅，它是固定的，它的功能是定义的，这并不意味着需要对其进行优化。拥有可用 IP 市场的梦想会因为没有万能的原因而难以实现。”

在某些领域，这些优势相当明显。Synopsys 的 DesignWare IP 解决方案营销经理 Scott Durrant 说：“有可能将迄今为止不切实际的功能整合到单个封装中。” “诸如逻辑和内存之类的东西在一个芯片上，或者模拟或光子电路与电子设备在同一个芯片上——这些都是不切实际的。借助小芯片概念，将这些东西放在一个封装中变得可行，看看行业如何利用这个机会将会很有趣。我们将能够将一些有趣的解决方案放入一个单独的包中，而这些解决方案过去无法简洁或紧凑地提供。”

对于上市时间至关重要的公司，或者他们需要快速构建具有定义功能的芯片的公司，小芯片可能正是他们所需要的。Imperas Software创始人兼首席执行官 Simon Davidmann 表示：“引入预先验证的块的想法确实有助于加快设计速度。” “一些聪明的人可以制造出非常好的硅片，然后将它们授权给你，当你把它们粘在一起时它们就会起作用。通过这种方式，我可以看到好处，因为知识产权业务的一大好处是它已经过验证并且可以工作。你所要做的就是集成测试。”

对于今天作为硬 IP块交付的一些块，它们可能几乎没有区别。西门子的 Mastroianni 说：“我确实看到了一个广泛的基础，他们对在具有不同可用组件的封装中构建系统非常感兴趣。” “SerDes 就是一个很好的例子。可能需要一个非常高的带宽，128 gig SerDes，但这是一个昂贵的 IP，它将决定一个非常昂贵的技术节点。如果需要高速带宽，并且如果有小芯片可用，这将为许多客户打开这种方法的市场。”

该行业距离今天完全标准化当然还有很长的路要走。“必须考虑小芯片身份验证和潜在的数据路径加密，”波斯纳说。“小芯片必须具有分层可测试性、已知良好的裸片测试和修复、PVT 传感器的生命周期管理以及相关的基础设施。并且没有一种封装技术。有先进的中介层和有机基板。您需要的是一个可定制的小芯片解决方案。”

Mastroianni 提出了一种可能性。“也许他们分道扬镳。他们没有提供芯片，而是拥有一个已流片并准备就绪的 GDS，他们只需许可该 GDS。然后集成商可以进行制造。这是他们需要做出的决定，而且可能是数量驱动的。如果有大批量的零件，他们可能更喜欢单件模型，而不是前期许可费，或者可能会有特许权使用费。这些商业模式真的会是新的，他们将不得不考虑这一点。”

模型

然而，无论是从第三方供应商还是在公司内重复使用，功能都是打包和交付的，需要一组新的模型来封装和抽象小芯片的某些方面。“客户正在寻求更好的 IP 封装和集成工具，”Agnisys 创始人兼首席执行官 Anupam Bakshi 说。“不幸的是，许多商业 IP 供应商没有提供足够详细的模型。我们正在与内部和外部 IP 团队合作，以开发更好的设计和封装模型。”

有标准组织致力于此。“Chiplet Design Exchange (CDX) 是 ODSA 下的一个工作组，该工作组的章程是提出一套标准化模型来支持生态系统以及工作流（图 1），”Mastroianni 说。“它定义了与这些小芯片一起交付所需的模型，以支持系统集成商。感觉是有道理的，但是哇，这是很多额外的工作。除了进入硅业务之外，您还必须创建这些模型。这需要考虑到投资回报率，以确定它是否真的值得。但不管它是否是现成的小芯片，如果你在做异构集成，你仍然需要所有这些视图。”

图 1：Chiplet 价值链

资料来源：ODSA

UCIe 是新发布的小芯片互连标准。“如果你看看 UCI 在他们的 1.0 规范中做了什么，它是市场上最全面的规范，”Posner 说。“它涵盖了大多数设计所需的全部数据速率。它为延迟优化的原始流提供了多个协议级别，还添加了更高级别的 PCIe 或CXL，或者实际上位于原始接口之上的任何其他协议。有些主题只是为 UCIe 2.0 标记的。例如，UCI 针对 2.5D 中介层和有机基板。不包括 3D。验证芯片的安全功能被视为 UCI 2.0。我们可以期待看到该规范的快速发展。”

D2D 互连还有许多其他标准。“D2D接口主要是这些并行接口以及 AIB、BoW 和 UCIe，”Mastroianni 说。“有几种协议，HBI 是另一种可用的协议。如果我们能集中在一个上会很好，但是对于那些真正没有推动性能极限的应用程序，可能需要不太复杂和更便宜的协议。您可以使用可在许多工艺技术中实施的短距离 XSR 或 USR（超短距离或超短距离）SerDes。XSR PHY 的价格要便宜得多，而且您并不是说要为您正在做的定制设计使用 3 或 5 纳米工艺。”

结论

时间会告诉我们哪些标准会受到关注。

“也许是 UCIe，也许是 CXL，也许还会出现其他东西，”Arteris 的 Siwinski 说。“但挑战和机遇在于找出一套正确的标准，让人们能够开始将模具缝合在一起。我们最终需要一个几乎同质的异构系统。这是摆在我们面前的挑战。”